近日,应用材料公司宣布推出了创新技术,帮助客户继续使用EUV进行2D缩放,并详细介绍了业界最广泛的技术组合,用于制造下一代3D门全能晶体管。
芯片制造商正在寻求两种互补的途径,以在未来几年内提高晶体管密度。一个是经典的摩尔定律2D缩放,使用EUV光刻和材料工程创建较小的特征。另一种是使用设计技术协整(DTCO)和3D技术,巧妙地优化逻辑单元的布局,以增加密度,而不受光刻间距变化的影响。后一种方法,包括背面配电网络和门全方位(GAA)晶体管,随着经典2D扩展速度的放缓,预计将在未来几年推动逻辑密度改进的比例越来越大。总之,这些技术可以帮助芯片制造商,因为他们的目标是提供具有更高功率、性能、面积、成本和上市时间(PPACt)的下一代逻辑芯片。
应用材料公司高级副总裁兼半导体产品部总经理 Prabu Raja 博士说:“应用材料公司的战略是成为我们客户的 PPACt 支持公司™,今天我们将展示七项创新,旨在使客户能够继续使用 EUV 进行 2D 扩展。“我们还详细介绍了GAA晶体管将如何以与今天的FinFET晶体管完全不同的方式制造,以及应用材料公司如何为GAA制造提供最广泛的产品线,包括外延,原子层沉积和选择性材料去除的新步骤,以及两种新的集成材料解决方案。断续器用于制造理想的 GAA 栅极氧化物和金属栅极。
扩展 2D 缩放
极紫外(EUV)光刻技术的出现使芯片制造商能够产生更小的特征并提高晶体管密度。然而,该行业已经达到了一个临界点,即EUV的进一步扩展带来了挑战,需要新的沉积,蚀刻和计量方法。
在EUV光刻胶开发之后,芯片图案需要通过一系列中间层(称为转移层和硬掩模)进行蚀刻,然后才能最终蚀刻到晶圆中。到目前为止,这些层都是使用旋装技术沉积的。今天,应用材料公司推出了用于EUV的Stensar™高级图案化膜,该膜使用应用材料公司的精密CVD(化学气相沉积)系统进行沉积。与旋入式沉积相比,应用材料公司的 CVD 薄膜可帮助客户调整 EUV 硬掩模层,使其具有特定的厚度和蚀刻弹性,从而在整个晶圆上实现近乎完美的 EUV 图案传递均匀性。
应用材料公司还详细介绍了其Sym3 Y蚀刻系统的特殊功能,使客户能够在蚀刻到晶圆之前将材料蚀刻和沉积在同一腔室中,以帮助改善EUV图案。Sym3腔室轻轻地去除EUV抗蚀剂材料,然后以特殊方式重新沉积材料,以平均由“随机误差”引起的模式变异性。改进的EUV模式可提高良率,并改善芯片功耗和性能。因此,应用材料公司的 Sym3 技术正在迅速超越存储器(应用材料公司是 DRAM 市场导体刻蚀系统的头号供应商)发展到代工厂逻辑。®
应用材料公司还展示了如何使用其PROVision eBeam测量技术来深入观察多层芯片内部,以精确测量整个晶圆上的EUV图案特征,帮助客户解决其他测量技术无法诊断的“边缘放置错误”。2021年,应用材料公司eBeam系统收入几乎翻了一番,并已成为eBeam技术的头号供应商。®
工程3D栅极全能晶体管
新兴的GAA晶体管展示了客户如何利用3D设计技术和DTCO布局创新来补充2D扩展,以快速提高逻辑密度,即使2D扩展速度变慢。材料工程的创新也为GAA晶体管提供了功率和性能的改进。
在FinFET中,形成晶体管电路径的垂直通道通过光刻和蚀刻成型,这些过程可能导致通道宽度不均匀。不均匀性会对功耗和性能产生负面影响,这是客户转向 GAA 的主要原因之一。
GAA晶体管类似于旋转90度的FinFET晶体管,因此通道是水平的而不是垂直的。GAA通道采用外延和选择性材料去除成型,这些技术使客户能够精确地设计宽度和均匀性,以实现最佳功率和性能。应用材料公司的第一款产品是外延系统,从那时起,该公司一直是市场领导者。应用材料公司于 2016 年推出 Selectra 系统,率先推出了选择性材料去除系统,是市场领导者,客户正在使用 1,000 多个腔室。®
制造GAA晶体管的一个主要挑战是通道之间的空间只有10nm左右,客户必须在通道的所有四个侧面周围沉积多层栅极氧化物和金属栅极堆栈,以尽可能小的空间。
应用材料公司为栅极氧化物堆栈开发了 IMS™(集成材料解决方案)系统。较薄的栅极氧化物可产生更高的驱动电流和晶体管性能。然而,较薄的栅极氧化物通常会导致更高的泄漏电流,从而浪费功率并产生热量。应用材料公司的新型IMS系统将等效氧化物厚度减少了1.5埃,使设计人员能够在不增加栅极泄漏的情况下提高性能,或保持性能不变,并将栅极泄漏减少10倍以上。它将原子层沉积 (ALD)、热步骤、等离子体处理步骤和计量集成到一个高真空系统中。
应用材料公司还展示了用于设计GAA金属栅极堆栈的IMS系统,使客户能够改变栅极厚度,以调整晶体管阈值电压,以满足从电池供电的移动设备到高性能服务器等特定计算应用的每瓦性能目标。它在高真空下执行高精度金属原子层沉积步骤,以防止大气污染。
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